interestingengineering报道，芯片行业有一条默认的游戏规则：想要更强的性能，就得造更小的晶体管。

过去60年里，半导体行业遵循摩尔定律，靠不断缩小晶体管的物理尺寸换来每两年一倍的算力提升。但当制程工艺逼近物理极限，当美国出口管制掐断了华为获取最先进光刻机的渠道，这条路对华为来说越走越窄。

华为给出了自己的答案：不缩晶体管，改造布局。

"韬定律"：用时间取代尺寸

2026年5月，华为科学委员会主席、半导体事业部总裁何廷波在上海举行的IEEE国际电路与系统研讨会（ISCAS 2026）上正式发布了"韬（τ）缩放定律"，提出了一套有别于摩尔定律的芯片演进路径。

传统摩尔定律的核心是几何微缩，即不断压缩晶体管的物理尺寸。韬定律换了一个维度：着眼于压缩信号在芯片内部传输所需的时间，也就是"τ"（tau），通过减少信号延迟来提升整体性能。这是一种从电路拓扑层面入手的思路，而非单纯依赖制造工艺的进步。

基于这一理论，华为推出了核心技术"LogicFolding"，也叫逻辑折叠架构。顾名思义，它将传统平铺在芯片上的逻辑电路"折叠"成双层立体堆叠结构，重新组织电路的物理布局，让信号不再走弯路。

具体数字相当直观：双层LogicFolding设计将导线长度缩短了30%，时钟缓冲器数量减少了50%以上，时钟偏移降低了25%。这意味着处理器不同模块之间的通信更快、更准、能耗更低。

麒麟2026正是这套理论的首个商业化落地产品。华为公布的工程数据显示，与上一代麒麟9030 Pro相比，在相同制程工艺下，麒麟2026的晶体管密度提升了55%，在保持同等性能的前提下功耗降低了41%，功率密度也下降了5.6%。这款芯片预计将在2026年秋季随华为下一代Mate旗舰系列手机一同亮相。

这一跳有多大，又有哪些问题没答案

把这个数字放在行业背景下看，55%的晶体管密度提升，相当于传统制程缩小大约一代到两代工艺节点所带来的效果。台积电从5nm跨向3nm，密度提升大约在70%左右，历时数年且依赖极紫外光刻（EUV）设备。而华为声称在不改变制程节点、不使用EUV的情况下，仅凭设计方法就实现了接近这一量级的跃升，如果数据属实，这确实是一个值得认真对待的成果。

何廷波还描绘了更远的路线图。他表示，华为计划在2026年将麒麟系列CPU核心频率推进至3.1 GHz，并在2029年达到4 GHz，预计到2031年，基于τ缩放定律设计的高端芯片，将在密度上等效于1.4纳米工艺水准。

不过，这份路线图目前需要打上一定的问号。该研究发表在ChinaXiv上，这是一个尚未经过同行评审的预印本平台，意味着外部学术界对数据的独立验证还未完成。华为自己也坦承，将LogicFolding从设计图纸转化为大规模量产现实，面临着散热管理和生产良率两大工程难题，这两个问题在芯片制造中历来是最棘手的挑战之一。此外，华为还公开呼吁更广泛的行业合作，希望在工具链、标准制定、基准测试和制造技术等方面寻求外部支持，这在一定程度上也说明，韬定律的完整落地并非华为一家能够独立完成的工程。

值得一提的背景是，过去六年间，华为已基于τ缩放定律的相关实践设计并量产了381款芯片，覆盖多个行业应用。这意味着这套方法论并非凭空提出，有相当的工程积累作为支撑。

半导体行业的竞争从未停止，只是华为走的路，跟别人不太一样了。